Перемножающие устройства на основе сумматоров

На рис. 22.11 показана схема для перемножения двух дво-ичных чисел: четырехразрядного A = A4A3A2A1 и трехразрядного B = B3B2B1. Семиразрядное произведение формируется за счет парал-лельного умножения множимого на каждый разряд множителя логическими элементами 2И и сложения промежуточных произ-ведений со сдвигом на один разряд - сумматором. При этом вы-полняются следующие условия: М2 = А2В1 + А1В2, аналогично образуются результаты Mi: путем суммирован

 

Здесь M – бит переноса из предыдущего разряда. Применение ЛЭ «И» для выполнения арифметической операции умножения в данном случае закономерно, поскольку в рамках одного разряда и арифметическое, и логическое умножение подчиняется общим правилам. Цифры в скобках у микросхем относятся к примеру перемножения двух чисел, A = 11012 и B = 1102. Последовательность действий такова:

 


Перемножающее устройство построено секционно. На основе первого сумматора осуществляется умножение числа A на первые два разряда числа B.



После этого полученный результат суммируется с результатами перемножения числа A на B . Второй сумматор дает конечный результат:

 

 

 

  

Рис. 22.11. Умножитель 

ИМС двоичного умножителя 555ИП8 представлена на рис. 22.12. Назначение выводов ИС: X, Y – входы сомножителей, причем X0, Y0 – входы переноса, L – вход загрузки выхода, F – выход произведения, С4 – выход переноса.

Рис. 22.12. Умножитель К555ИП8

На выходе умножителя содержатся пять асинхронных D-триггеров, загрузка которых осуществляется по сигналу на входе L. При L = 1 результат умножения передается на выход и фиксируется при L = 0.